Platform Cable USB用户手册
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产品相关介绍
产品简介
本产品为Waveshare Platform Cable USB 仿真下载器 编程器，兼容Xilinx原装Platform Cable USB 1代和2代，适用于XILINX CPLD/FPGA器件，可以通过计算机的USB接口对器件及其配置芯片进行编程、调试等操作。
Platform Cable USB功能简述
- 采用CY7C68013A+XC2C256方案，与原装Platform Cable USB完全兼容 - 支持所有Xilinx器件下载，包括FPGA / CPLD / ISP Configuration PROM所有器件 - 支持JTAG / Slave Serial / SPI下载模式，可配置所有Xilinx器件 - 支持目标系统的下载接口电压：5V / 3.3V / 2.5V / 1.8V / 1.5V - 支持Xilinx ISE / iMPACT / ChipScope - 目标器件下载时钟可选，且支持XILINX软件的自动调速
支持的软件
- Xilinx ISE - iMPACT - ChipScope
支持的器件
- 支持所有Xilinx器件下载，包括FPGA / CPLD / ISP Configuration PROM所有器件 - 新器件不断增加中......
产品特性
- 采用CY7C68013A+XC2C256方案，与原装Platform Cable USB完全兼容
与PC机的连接
- 通过USB 2.0接口与计算机连接
与目标板的连接
- 通过JTAG、AS或PS接口与目标板连接
Platform Cable USB状态灯说明
- 红灯是电源灯 - 绿色：接入了USB，且Vref有电供入（连接的开发板有上电）
设备连接
设备连接与软硬件平台
一个完整的CPLD/FPGA开发环境，需具备“软件开发平台”和“硬件开发平台”。
软件开发平台：
XILINX公司对CPLD/FPGA开发提供了完备的平台支持，主要包括：
- HDL开发软件：Xilinx ISE - 仿真软件：Modelsim-SE - 另外对第三方综合、仿真等工具提供了软件接口
硬件开发平台：
硬件开发平台很简单，只需要一台PC、一条编程电缆便可对CPLD/FPGA进行在线配置或对串行配置器件进行编程。
连接到PC机
使用USB连接PC机。
连接到目标板的接口简介
Platform Cable USB可以通过三种接口连接至目标板，接口定义如下:
JTAG Adapter接口如下:
软件使用说明
软件简介
FPGA常用开发软件简介
| 软件名称 | 简介 |
|---|---|
| Xilinx ISE | Xilinx ISE是XILINX公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 |
| SignalTap II | SignalTap II全称SignalTap II Logic Analyzer，是一款功能强大且极具实用性的FPGA片上debug工具软件，可以捕获和显示实时信号，观察在系统设计中的硬件和软件之间的互相作用。 |
| Modelsim-SE | Mentor公司为XILINX CPLD/FPGA量身定做的一款仿真软件，具有RTL级和门级仿真等功能。 |
Xilinx ISE的安装与破解
下载程序到FPGA (掉电程序丢失)
以下配置芯片皆以XC3S250E为例，配置下载器以Platform Cable USB为例,配置时要选对应的芯片型号与下载器。
在您编译完成后，就可进行配置信息的下载了，图示具体步骤如下：
- 点击Xilinx ISE,如下图所示：
- 打开3S250E示例程序中的verilog\LED\目录下的"LED4.xise"工程(用户可打开任意其他的工程,这里以本开发板LED程序做示例),如下图所示：
- 先选中"1"处,再双击"2"处,如下图所示：
- 在弹出的栏目双击Boundary Scan选项,如下图所示：
- 先左键点击空白处,然后右键选择Cabel Setup,如下图所示:
- 选择相应的下载方式,如下图所示:
- 继续先左键点击空白处,然后右键,如下图所示:
- 选择烧写文件,如下图所示:
- 选择No,如下图所示:
- 按照下图操作:
- 按照下图操作:
- 点击鼠标右键,选择Program开始下载,按照如下图操作:
- 下载程序到FPGA (掉电程序丢失)操作完毕
下载程序到FLASH (掉电程序不丢失)
- 点击Xilinx ISE,如下图所示：
- 打开3S250E示例程序中的verilog\LED\目录下的"LED4.xise"工程(用户可打开任意其他的工程,这里以本开发板LED程序做示例),如下图所示：
- 先选中"1"处,再双击"2"处,如下图所示：
- 在弹出的栏目双击BCreate PROM File选项,如下图所示：
- 在弹出的栏目中按照如下图循序操作,其中第5步保存文件到相应的工程文件夹,如下图所示:
- 选择OK,如下图所示:
- 打开指定文件,如下图所示:
- 选择No,如下图所示:
- 选择OK,如下图所示:
- 先在空白处点击鼠标左键,然后选择Generate File，如下图所示:
- 下载文件产生成功,如下图所示:
- 继续点回Boundary Scan,如下图所示:
- 点击鼠标右键,如下图所示：
- 选择下载文件,如下图所示：
- 点击Program，开始下载,如下图所示：
- 弹出的栏目选择如下图所示：
- 下载成功,如下图所示：
创建编译一个工程
以下配置芯片皆以XC3S250E为例，配置下载器以Platform Cable USB为例,配置时要选对应的芯片型号与下载器
- 点击Xilinx ISE,如下图：
- 输入工程名，并指定存放的路径,如下图：
- 设置工程的参数，如芯片、封装、语言等，如下图:
- 如下图：
- 添加一个Verilog HDL文件,如下图：
- 命名新增的Verilog HDL文件，如下图：
- 如下图：
- 如下图：
- Verilog HDL内的代码如下,写完代码后保存，如下图：
- 创建管脚配置文件,如下图：
- 如下图：
- 如下图：
- 管脚配置文件如下图：
- 点击如下图标开始编译：
- 完成创建和编译的过程。
