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硬件设计

    本章节主要讲解CoreEP4CE10最小核心板硬件的设计思路，带你见证EP4CE10F17C8N从一个芯片蜕变到CoreEP4CE10电路板的过程。

    从核心板的简介图可以看到除了主控芯片外，还有AMS1117稳压器件、EPCS16 串行FLASH器件、晶振、JTAG接口、LED和按键等器件。那么这些器件是如何与EP4CE10F17C8N连接在一起的，为什么要这样连接？都发挥着什么作用？

整体电路设计框架

    CoreEP4CE10核心板电路设计的整体结构框图如下图所示：

电源电路

    电源电路是CoreEP4CE10板子能够正常工作最基本的电路。查芯片手册可知，EP4CE10F17C8N需要1.0V/1.2V电压来供给内部逻辑电压（VCCINT）和PLL数字电压（VCCD_PLL）,需要2.5V来供给PLL模拟电压（VCCA）,另外IO电压（VCCIO）可接入1.2 V、1.5 V、1.8 V、2.5 V、3.0 V和3.3 V等不同的电压来给每个片区提供不同的电压标准。因此，在设计上，把输入的5V电压分别转换为3.3V、2.5、1.2V等来维持板子正常工作。同时为了方便检测电源的工作状态，板子在3.3V电源输出处接上LED发光二极管（电源指示灯）。电源电路原理图如下：

引脚名称	描述
VCC5	外部输入5V供电电压
VCC33	经AMS1117-3.3稳压器件转压的3.3V电压，一般用于供给时钟、配置电路等电压和特殊功能引脚高电平等。
VCC25	经AMS1117-2.5稳压器件转压的2.5V电压，一般用于供给VCCA电压等。
VCC12	经AMS1117-1.2稳压器件转压的1.2V电压，一般用于供给的VCCINT、VCC_PLL电压等。

时钟电路

    在FPGA设计中时钟的最好解决方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就因该尽量在设计项目中采用全局时钟，FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的是在延时。在设计中我们用到一个全局时钟口CLK，由于它是单个时钟口，所有我们考虑用有源晶振时钟作为外部时钟来源。板字采用的是50MHz的晶振，为系统提供精准的时钟源，其原理图如下：

引脚名称	描述
CLK	时钟输入

复位电路

    复位电脑包括RST复位电路和nCONFIG重置电路。RST复位采用RESET按键开关构成的阻容复位电路，按下后，低电平有效产生复位信号。nCONFIG重置电路则由nCONFIG按键来触发，按下后可以使FPGA进行重新配置而不需要重启板子电源。其原理图如下：

引脚名称	描述
RESET	低电平复位
nCONFIG	低电平复位,恢复逻辑高电平即重新配置

配置/下载接口

    配置又称加载或下载，是对FPGA内容进行编程的一个过程。每次上电后需要进行配置是基于SRAM工艺FPGA的一个特点。在FPGA内部，有许多可编程的多路器、逻辑、互连线节点和RAM初始化内容等，都需要配置数据来控制。FPGA中配置RAM就起到了这样一个作用，它存放了配置数据的内容。

    根据FPAG在配置电路中的角色，其配置数据可以使用3种方式载入（Download）到目标器件，这三种分别是：FPGA主动（Active）方式、FPGA被动（Passive）方法和JTAG方式。JTAG接口是一个业界标准接口，Altera FPGA基本上都可以支持JTAG命令来配置FPGA，而且JTAG配置方式比其他任何一种配置方式优先级都高，因此，我们在板子提供了JTAG配置方式，其配置接口电路图如下所示：

    用户可以使用专用的Altera下载器USB Blaster进行下载调试。如需编程到EPCS芯片需要对下载文件格式进行转换

引脚名称	描述
TDI	用于测试数据的输入
TDO	用于测试数据的输出
TMS	模式控制管脚，决定JTAG电路内部的TAP状态机的跳转
TCK	测试时钟，其他信号线都必须与之同步

配置电路

    为了使FPGA掉电后仍然能够保持程序数据，FPGA需要外接配置芯片，这里选用了Altera公司的串行FLASH存储器EPCS16。EPCS16属于增强型配置器件，容量高达16Mbit,支持对打容量FPGA的单片配置，它们可以由JTAG接口进行在系统编程（In System Programming）。其对应配置电路原理图如下：

LED电路

    板载4个用户LED，每个LED都是直接由FPGA芯片上一个引脚来驱动的，当给对应的引脚一个逻辑低电平时，点亮LED，原理图如下所示：

扩展板接口

    这一系列Open板子采用核心板和扩展板分离的方式，这种灵活的设计模式一方面方便用户根据自己的需求自行设计外接电路，方便快捷；另一方面核心板和底板接口设计充分考虑了与其他FPGA板子的兼容和通用性，方便用户升级换代。